Hoja de ruta de tecnología de procesos de Imec para 2036

La hoja de ruta de imec nos llevará de 7 nm a 0,2 nm o 2 ångström para 2036, manteniendo un ritmo introductorio de dos a dos años y medio.

En primer lugar, los continuos avances en litografía serán clave para un mayor escalado dimensional: la litografía tradicional utiliza luz y, en la actualidad, la longitud de onda de la luz es mayor que la precisión requerida de los patrones.

Es por eso que se ha introducido la litografía Extreme UV (EUV). Ahora aparece en cintas de producción cada vez más funcionales para la fabricación en volumen. EUV nos llevará de la generación de cinco nanómetros a dos nanómetros.

Para ir más pequeño, necesitamos una versión actualizada de EUV, EUV de NA alta, con lentes más grandes. Estos tendrán un diámetro de un metro con una precisión de 20 picómetros.

Para EUV de alta NA, el primer prototipo, que está siendo desarrollado por ASML, estará disponible en 2023.

Se espera la inserción en la fabricación de alto volumen en algún momento durante 2025 o 2026. Para eliminar el riesgo de la introducción en la fabricación, imec, junto con ASML, ha establecido un programa muy intensivo para desarrollar todos los componentes básicos clave, como la tecnología de máscara. y materiales que utilizan resistencia UV húmeda o seca, metrología y caracterización óptica.

Hoy en día, casi todos los fabricantes de chips construyen microchips con transistores FinFET. Sin embargo, al ingresar a la generación de 3 nm, los FinFET sufren interferencia cuántica, lo que provoca interrupciones en el funcionamiento de los microchips.

El siguiente en la línea es el transistor Gate-All-Around (GAA) o nanosheet, construido como una pila de nanosheets, ofrecerá un rendimiento mejorado y mejores efectos de canal corto. Esta arquitectura será fundamental a partir de los 2 nm.

Samsung, Intel y TSMC ya han anunciado que introducirán transistores GAA en sus nodos de 3nm y/o 2nm.

El transistor de hoja de horquilla es una invención de imec, incluso más denso que el transistor de nanohoja, extendiendo el concepto de puerta a la generación de 1 nm.

La arquitectura forksheet introduce una barrera entre los canales negativos y positivos, lo que permite que los canales se acerquen.

Se espera que esta arquitectura permita una reducción del tamaño de celda del 20 por ciento.

Se puede realizar un mayor escalado colocando los canales negativo y positivo uno encima del otro, lo que se conoce como transistor FET complementario (CFET), un sucesor vertical complejo del GAA.

Mejora significativamente la densidad, pero se logra a expensas de una mayor complejidad del proceso, especialmente para contactar la fuente y los drenajes de los transistores.

Con el tiempo, los transistores CFET incorporarán nuevos materiales monocapa 2D ultrafinos con un grosor atómico, como el disulfuro de tungsteno (WS2) o el molibdeno.

Esta hoja de ruta del dispositivo, combinada con la hoja de ruta de la litografía, nos llevará a la era ångström.

Otros dos desafíos están jugando en el nivel del sistema de estos transistores sub 2nm.

El ancho de banda de la memoria no puede seguir el ritmo del rendimiento de la CPU.

El procesador no puede funcionar más rápido que el ritmo al que los datos y las instrucciones están disponibles en la memoria.

Para derribar este 'muro de la memoria', la memoria debe acercarse al chip.

Un enfoque interesante para derribar el muro de la memoria es la integración de sistema en chip 3D (3D SOC), que va más allá de los enfoques de chiplet populares de hoy.

Siguiendo este enfoque de integración heterogénea, el sistema se divide en chips separados que se diseñan e interconectan simultáneamente en la tercera dimensión.

Permitirá, por ejemplo, apilar una capa de memoria SRAM para efectivo de nivel 1 directamente en los dispositivos lógicos centrales, lo que permitirá una interacción rápida entre la memoria y la lógica.

Para lograr una conectividad fuera del módulo de ancho de banda extremadamente alto, se están desarrollando interconexiones ópticas integradas en intercaladores fotónicos.

Con respecto a los desafíos relacionados con el sistema, obtener suficiente energía en el chip y sacar el calor se vuelve más difícil.

Sin embargo, hay una solución a la vista: la distribución de energía ahora se extiende desde la parte superior de la oblea a través de más de diez capas de metal hasta el transistor. Imec está trabajando actualmente en una solución desde la parte posterior de la oblea.

Introduciremos los rieles de alimentación en la oblea y los conectaremos a la parte posterior utilizando vías de nano-a través de silicio en materiales más anchos y menos resistentes.

Este enfoque desacoplará la red de suministro de energía de la red de señal, lo que mejorará el rendimiento general del suministro de energía, reducirá la congestión del enrutamiento y, en última instancia, permitirá una mayor escala de altura de celda estándar.